Първите официални снимки на базирания на архитектурата Intel „Arrow Lake“, Core Ultra 9 285K, се появиха в Bilibili, благодарение на Тони Ю (Tony Yu), който е мениджър на Asus в Китай. Изображенията се фокусират върху „плочките“, или чиплет архитектура на Arrow Lake, структурирана с помощта на усъвършенстваната технология на Intel за пакетиране 3D Foveros. Освен това получаваме по-ясна картина на специфичното оформление и функционалност на всяка плочка благодарение на тези изображения в близки планове.
„Arrow Lake“ разполага с общо шест плочки – Compute Tile, SoC Tile, IOE Tile, Graphics Tile и две Filler Tile за структурна цялост. Под тези плочки е активният междинен елемент, който категоризира тази опаковка като 3D дизайн. Странно изглежда факта, че Intel е избрала да използва TSMC за производството на всяка плочка, освен за основната, която сама по себе си е изградена с помощта на остарял 22nm технологичен възел.
По-голямата част от пространството на ядрото е заето от Compute Tile, която хоства всички процесорни ядра и кеш паметта. Сравнението с P-ядрата, базирани на „Raptor Cove“, които се използват в 13-то поколение на Intel, показва, че „Lion Cove“ са значително по-малки от своите предшественици. Това може да се отдаде на намаляването на възела от Intel 7 до TSMC N3B. Дори оформлението на ядрата е различно, тъй като „Arrow Lake“ има P-ядра съседни на Е-ядрата, докато в Raptor Lake те са поставени в различни области.
При Arrow Lake, паметта, memory fabric и контролерите са изместени към SoC Tile, която е изградена с възела N6 на TSMC. Това ще „накаже“ с увеличаване на латентността, което като се съчетае с вече бавната ринг шина, може би обяснява лошото представяне на Arrow Lake в игрите. Интерфейсът PCIe 5.0 x16 за графичния процесор е разположен в SoC Tile. Интересното в случая е, че линиите PCIe 4.0 и 5.0 x4 за NVMe SSD са определени за IOE Tile.
Също така, SoC Tile включва и NPU на „Arrow Lake“, за което се твърди, че предлага AI производителност 13 TOPS, в тандем с медийни комплекси. Понеже се намира в центъра на пакета, SoC Tile ще има най-много „Die to Die“ връзки, тъй като трябва да комуникира с всички чипове. Тъй като Intel не е описала изрично своята методология за свързване от ядро към неядро, може да се предположи, че данните все още се маршрутизират през добрата стара ринг шина.
И накрая, четири „Xe“ ядра, базирани на архитектурата „Alchemist“, са разпределени в GPU Tile – произведено с помощта на възела N5 на TSMC. Това е същата Xe-LPG архитектура, която се намира в „Meteor Lake“ и е по-ниска от „Xe2 „(Battlemage) на „Lunar Lake“ и „Xe-LPG+“ (Alchemist+), очаквана с идването на „Arrow Lake“ mobile.
Този дезагрегиран подход отваря място за безумни нива на модулност, тъй като Intel може да разменя всяка от тези плочки според техните предпочитания. Но, когато всичко е с чиплети, или плочки (наименованието на чиплетите на Intel), има очевидно увеличение на латентността и разходите за опаковане.
Източник: Tomshardware
