Според YouTube канала на High Yield, AMD се отказва от междучиплетните връзки „SerDes“ (Serializer/Deserializer) и се насочва към широки, паралелни връзки „Sea-of-Wires“. Първата информация за тази промяна се забелязва в снимките на Strix Halo APU. На семплите се вижда правоъгълна област от връзки и по аналогия с предходните Zen поколения чипове бихте очаквали да видите разклонения, както и големи „SerDes“ блокове, намиращи се в краищата на CCD чиплетите, но както се забелязва те вече отсъстват и има нов тип интерконект.
Този нов модел, заедно с избора на пакетиране, съответстващо на InFO-oS на TSMC, предполага, че AMD изпробва плътни паралелни трасета, така че линиите на интерфейса Infinity Fabric да могат да свързват отделните кристали, без да бъдат събирани в няколко отделни високоскоростни серийни връзки.
Обичайното преобразуване на серийни в паралелни данни във всеки чиплет (както и обратното преобразуване), изисква енергия и добавя латентност, заради възстановяването на тактовата честота, изравняването и кодирането/декодирането.
Физическото сгъстяване на разположение на чиплетите (при Strix Halo визуално наподобява „плочките“ на Intel), позволява на AMD преминаване към много къси паралелни връзки, което може да елиминира повторенията в работата на PHY и да намали закъсненията при двупосочното преобразуване, като същевременно позволява мащабиране на суровата честотна лента чрез добавяне на физически линии.
Подходът също така освобождава площта, която някога е била заета от големи „SerDes“ блокове, което би могло да позволи на CCD-тата, контролерите на паметта и ускорителите да се разполагат по-близо един до друг за по-бърза комуникация. Има обаче реални компромиси, които трябва да бъдат решени.
Опаковането на много паралелни трасета под един чип повишава предизвикателствата, свързани с целостта на сигнала, температурата, маршрутизацията и производството, така че многослойният RDL дизайн и тясното съвместно инженерство между екипите, разработващи чипове и корпуси, ще бъдат от съществено значение. Ако AMD може да реши тези проблеми и да пренесе подхода в Zen 6, бихме могли да видим реални подобрения в производителността за ват и латентността, включително по-бърз IMC на паметта, благодарение на намалената латентност от I/O чипа.
